芯片里的晶体管并非越多越好

　　YJ.Wang

　　晶体管越多，功能越多

　　现代芯片的集成度非常高，在一个现代处理器中，可能有数亿、数十亿甚至数百亿个晶体管，它们都已经不再是单纯的CPU，而是一套SoC 片上系统。以移动SoC 为例，除了大家熟悉的CPU 和GPU，还有音频解码器、基带/ 视频前端、调制解调器、数字信号处理器、片上网络、人工智能、温度传感器、显示引擎等多个模块，而这些模块都是基于晶体管而来。所以，芯片的晶体管数量越多，就意味着可以塞进更多的功能模块，在一块芯片里就实现以前需要多块芯片才能完成的工作。

　　那么，是不是无脑塞入大量晶体管就能提升性能呢？任何事物都有两面性，更多的晶体管会产生更多的热量，功耗增大且芯片尺寸也会增大，这也就带来了两个严重的问题: 其一是需要更强力的散热系统，且对周边硬件设计提出更高要求；其二是降低了生产良率，我们知道芯片都是从晶圆上切割下来的，假如一个晶圆上有1 个故障块，那么切100 块芯片的良品率就是99%，切10 块芯片的良品率就下降到了90%，在规模效应放大的情况下这个成本差异很难忽视，所以虽然总体来看的确是晶体管越多越容易做出强力芯片，但成本限制了它在某个工艺下的上限。

　　而这也是为什么不断缩小晶体管尺寸的核心原因，更小的晶体管可以更密集地封装到更小的芯片上，从而提高速度、功率，并提高效率。

　　制造工艺是核心，应用方向不能跑偏

　　那么，如何缩小晶体管的尺寸呢？这就要提到一个大家耳熟能详的名词——制程，也就是我们常说的7nm、5nm 等等，历史上的制程就是晶体管栅极的最小宽度，但是随着制程和工艺的精进，尤其是FinFET 技术的引入，制程的数字逐渐被赋予了更重的营销价值，不再代表确切的技术意义，不过我们依然可以从数字大小来判断制程的先进程度，数字越小就代表晶体管越小，工艺也就越先进。

　　制程的提升，让芯片里的晶体管越来越小，从而获得更快的反应速度和更低的控制电压，这意味着我们既可以提高芯片的频率，从而增强性能，也可以降低功耗获取更低的发热和更长的续航。

　　所以当我们对比两颗芯片时，第一件事不是看它们谁的晶体管更多，而是看它们谁的制程更先进，而且要注意，即便制程相同也并不代表晶体管多就一定性能更强，以同为台积电7nm 制程的骁龙865 和苹果A13 为例，前者的晶体管数量达到了103 亿，后者只有85 亿，但明显苹果A13 的性能要强出一个级别。

　　事实上除了移动芯片之外，大多数芯片对先进制程并没有太大的兴趣，很多芯片用微米级的制程来制作就已经可以满足需求了，但由于产业规模效应的关系，只能跟随主流工艺才能实现成本效益的最大化，这样就变成了用110nm 甚至55nm的工艺来做，但从实际操作来看，往前推进工艺其实带来了很多额外的工作量，从技术角度而言没有必要，但做生意毕竟还是要向收益看齐，所以商用芯片的总体演进方向还是晶体管越来越小越来越密集。

　　目前来看，制程的进步已经几乎摸到了物理瓶颈，无论是缩小的晶体管沟道形成的热力学极限还是量子隧穿，都会增加晶体管失效的风险，目前的研究表明1nm 就是单个硅晶体管的理论极限，如果材料化学不能突破，或许五年后我们就不能再靠堆积晶体管来提高性能了。