SSD进入3D时代

　　全新3D闪存深度解析

　　不久前，三星发布了旗下全新的850Pro系列SSD。这个系列的产品相比之前的840Pro，最大的特点在于采用了全新的3D闪存（V-NAND芯片）。那么，为什么三星要使用3D闪存？这种技术的优势在哪里？它的出现能带来哪些技术飞跃？全新的3D闪存所制成的SSD性能表现如何呢？今天，本文就带你深入了解3D闪存的技术内幕，并带你体验全新技术所能带来的速度极限。

　　为什么我们需要3D闪存

　　为了理解2D闪存的技术极限，我们先来看看晶体管制造中最常见的N沟道耗尽型MOSFET是怎样工作的。在标准的闪存设计中，门控部分下方是由两个绝缘的ONO (oxide-nitride-oxide，氧化物—氮化物—氧化物，也被称作Inter Poly Dielectric，简写为IPD）所隔开的浮栅(Float Gate)，再下方则是隧道氧化物( Tunnel Oxide)以及硅底。在这里，门控和浮栅之所以如此设计，是因为需要获得最大的电容值，很快你就会知道，栅极之间的电容是闪存工作的关键因素，通过门控可以控制浮栅。

　　有关位线(Bitline)和字线( Wordline)暂时都比较难以理解，一般来说，位线和字线之间是栅极存在的地方。下面我们简单解释—下一个闪存的工作原理。当你需要对一个最小的存储单元进行写操作时，大约会有20V的电压被施加到该单元所在的字线上。问题在于由于字线的连通性，你不可能只为一个单元施加电压，而是这条字线上的所有单元都受到电压的影响。所以，为了选择特定的单元，特定单元的所在的位线会被设置成OV，同时相邻单元格的位线会被设置到6V-在这个情况下，增加了位线和浮栅之间的电容，这样一来，电子不能穿过隧道氧化物，也就不会发生作用，只有OV位线和20V字线交叉的那个单元才会写入数据（电子从位线／硅底流入浮栅，形成电压）。这是非常重要的，因为位线使用不同的电压使得特定的单元被改写，如果位线都使用相同的OV的话，那么意味着字线上所有的单元都会被写入相同的值。

　　反过来，如果要删除一个单元的内容的话，只要想这个单元的字线保持在OV，位线保持在20V，电子就会以相反的方向流动（从浮栅回到位线／硅底）。使用这样的方法，人们可以快速、简单地存储数据。但是这种方法也存在致命的问题，那就是每次写入、擦除数据的时候，都需要高电压才能完成。周围的绝缘层（比如在浮栅上下的ONO和隧道氧化物），在每一个高电压周期都会被“磨损”，也就是材料对电子的控制能力会变弱，这会使得这些材料失去绝缘性，最终电子会逃脱浮栅，电压状态会发生变化。

　　闪存确定是否存在数据的方法是使用电压来衡量。如果浮栅的电压出现错误，那么单元会表现出{昔误的数据值。在SLC上，闪存只有两种状态，这两种状态之间的电压差值比较大，这意味着一些轻微的效率降低可能不会很快地影响到数据存储的有效性。但是在目前最广泛使用的MLC和TLC上，存在更多的状态，MLC存在4种、TLC存在8种，由于电压差是基本相同的，状态更多则意味着不同状态之间的电压差更小，就更容易混淆。这也是为什么M LC和TLC相比SLC耐久性更差的原因。

　　现在，我们已经大概了解到了闪存工作的原理。那么下面来讨论为什么新的工艺可能会使得闪存的耐久性和性能降低。图6展示了在25nm工艺下闪存一个单元的形态，产品来自英特尔镁光科技。需要说明的是，目前所描述的工艺都是指线宽的典型尺寸，比如25nm工艺，位线的宽度是25nm，而其余的部分甚至远远小于25nm。在图中，ONO的部分的尺寸甚至只有1 2nm到14nm。

　　新的工艺会制造更小的芯片、更小的存储单元，但是，存储单元中各个部分也会随着新工艺而等比例缩小。这就意味着浮栅在每次工艺更新后都会变得更小，容纳的电子越来越少。例如东芝和SanDisk的新15nm工艺，每个闪存单元存储电子的数量甚至少于20个。如果这是TLC的芯片的话，每个电压状态都需要3个电子来保持，所以仅仅20个电子经受“磨损”的能力是非常差劲的，已经没有太多的电子可作为冗余。换句话来说，在更新的工艺下，单个存储单元变得更小、更容易损坏，并且由于电子数量大幅度降低，损失一个电子就会对电压产生严重影响，这已经很严重地影响到了闪存的耐久度。

　　不仅如此，还有一个问题在于邻近存储单元的互相影响上。目前闪存控制的关键因素是门控和浮栅之间的电容。但由于工艺越来越先进，存储单元之间越来越近，邻近的不同存储单元之间存在的电容也会对闪存的稳定性造成影响。简单来说，邻近的闪存单元之间距离越近、干扰越大。更令人忧虑的是，由于这种干扰来自于邻近的单元的距离，因此目前没有办法排除这种干扰。这反过来使得整个存储单元的控制变得更为困难、更为费时，甚至需要使用更高的电压才能控制栅极，并使得其正常工作。

　　在新工艺下，这样的干扰增长速度非常惊人。在90nm时代，单元之间的干扰大约只有8%到9%，但是在20nm时代，这样的干扰暴增到40%。电容耦合干扰的暴增意味着你所得到的信号中40%不是你想要的，这样就很难控制整个单元的读写。幸运的是，由于一些设计和工程上的改进，这样的干扰在25nm时代只有25%，比40%好太多了。

　　上面的内容可能不太好理解，所以我们举一个简单的例子来类比。想象—下，一群人每个人都有一个比较大的扬声器放着不同的音乐，每个人都应该关注自己的扬声器的音乐。一开始所有人都互相远离，因此大家都能清晰的听到自己扬声器的声音。但是随着时间发展，所有人开始慢慢靠近，这带来了什么？声音的传输是无界限的，你和别人的距离越近，你就越容易听到其他人扬声器的声音，这样的干扰将使你难以听清楚自己的歌曲。当你关掉自己的扬声器或者降低音量时，你的声音就变得更为难以区别。这个例子和闪存目前的情况是基本相同的。

　　目前的闪存存储单元彼此越来越近、尺寸越来越小，这样带来的噪音和电容的干扰就越来越大。总的来说，这就是闪存受制于结构和物理定律所遇到的不可解问题。当然，你可以说一些创新能够减少干扰，或者增强浮栅的结构，但是这都无法避免物理极限的到来。但是，闪存必须像其他半导体那样遵循摩尔定律才能获得更出色的成本效益。X和Y尺寸的平面闪存已经无法前进了，你会怎么做？引入空间的尺寸，Z轴。

　　新的V-NAND是如何工作的？

　　要知道3D闪存是如何工作的，就必须深入了解其内部构造。在开始介绍之前，必须首先说明，本文的介绍仅仅基于三星最新发布的产品，而其他厂商会有各自不同的3D闪存设计方案，很可能与三星的设计存在很大的不同。另外，目前厂商也没有给出全部有关3D闪存设计的内容，本文中部分内容源自非官方资料，可能与实际情况有所不同。

　　一个五层的3D闪存结构图，它是基于三星的TCAT (TerabitCell Array Transistor，兆兆位单元阵列晶体管）技术。总计有10个存储单元，每个存储单元可以存储1个、2个或者3个bit的数据，这取决于它将使用SLC、MLC或者TLC等不同的方法。三星目前的（也就是官方宣称的第二代如850Pro等，第一代V-NAND的产品是三星845SSD，堆叠层数为24层）V-NAND宣称最大有32层。当然，在更多的层方面结构是相同的，在这里只用五层的产品举例。

　　V-NAND和传统的闪存存在一个根本性的区别。在传统的闪存中，电荷会存储在浮栅中，但是在V-NAND中，电荷并没有存睹在浮栅，而是改用了全新的CTF（Charge Trap Flash，电荷捕获存储器，材料形态是极薄氮氧化硅薄膜），这意味着电荷会存储在大约100埃左有的氮化硅薄膜中（传统工艺会使用超过1 000埃的浮栅来存储电荷）。在传统的工艺中，浮栅很像一个水桶，电子就是其中的水，问题在于只要桶上有一个小洞，那么水终究会漏光，因此人们使用了各种各样绝缘材料，保证浮栅中的电子的稳定和安全。这样的结构，使得闪存在新的工艺下很难保证没有“洞”的出现，尤其是在比较大的电压下（水压较大）时。

　　三星改变了这样的设计，他们设计了一种材料称作CTF，它对电子存在一定的约束性。这种材料更像是奶酪，电子受制于“奶酪”得到了一定的限制，而不是像“水”那样无拘无束。这意味着即使周围的绝缘层出现一点问题，水也不会直接漏光。

　　不仅如此，CTF的使用，还大幅度增加了闪存的耐久性，因为它的材料性质更为稳定，因此更耐受磨损。CTF不需要太高的编程电压（浮栅的编程电压高达20V），因此对绝缘体的要求也降低了。由于电荷不再依赖于周围的绝缘体才能安定的存在，也由于传统闪存需要更高的电压来使得电子穿透，因此传统上要求更厚的绝缘体可以变得更薄，比如隧道氧化物的尺度可以缩减到7nm，ONO的尺度可以缩减至12nm。

　　另一个有趣的传闻是有关三星的V-NAND设计中采用了High-K电介质，和英特尔美光的做法类似——当他们将工艺延伸到20nm时，在ONO的设计上采用了High-K电介质材料。其实目前High-K电介质材料的闪存已经在现有产品上使用了，比如CruciaIMXlOO。High-K电介质使用在闪存上其实并不容易，但它相比正常介质来说有更强的绝缘能力，同时还提供了更高的电容特性。和2D闪存类似的是，门控和浮栅之间电容或者说V-NAKID的CFT所提供的电子约束陷阱依1日是整个存储设备的关键因素。High-K电介质的使用，使得三星可以在更高的空间中扩展他们的产品，也能够使得堆叠层之间更为接近，同时还降低了漏电。

　　其他方面，V-NAND和2D闪存是极为接近的。比如在写入一个单元的内容时，位线置于OV接地的状态，而字线使用高电压，高电压下电子从位线穿过二氧化硅层，进入并稳定在氮氧化硅中。读取数据的方法和2D闪存完全一样。

　　其中红色的部分是字线，灰色的是位线，紫色的是电子，蓝色的是二氧化硅，黄色的氮氧化硅(CTF)，绿色的就是High-K材料。这个过程展示了V-NAND是如何存储电子，也就是数据的。这里有三个电子被存储，表示使用的存储方式是TLC模式。

　　在这个部分结束之前，本文还有一些数据可以和大家分享。三星宣称新的CTF材质的V-NAND的寿命大幅度提升。传统的20nm的闪存的擦写次数大概在3000次左右，整个浮栅就会被耗尽或者无法存储信息，但是V-NAND的寿命提升到了35000次，这样的高寿命配合目前非常成熟的固件控制技术，TLC的读取写入方式很可能成为主流，甚至QLC (Quadruple-LC)也就是一个数据位存储四个电子的技术也有可能出现。

　　上文为大家介绍了V-NAND的工作方式，尤其是CTF材料的重要作用。那么现在我们来看看V-NAND结构上是怎么一回事。首先来让我们从图1 1来了解闪存的发展历程。最早期的是采用平面方式的浮栅结构，这在1 971年就已经提出，在2006年，又发明了CTF接口，浮栅被新的氮化硅材料替代。在2013年，3D的V-NAND出现。可以仔细比较2006年和201 3年的产品的结构，可见传统平面的闪存结构被立体的、圆柱状的物体所替代，灰色的位线部分被放置在圆柱中央，而字线部分则被放置在圆柱外部、绿色的门控之外。综合起来，大家会对V-NAND的结构有比较直观的了解。

　　3D闪存，从平面到立体

　　接下来，我们再来详细分析一下V-NAND和2D闪存的一些差异以及优势。我们知道，2D闪存的问题是不断缩小的存储单元和单元的接近使得闪存用于存储单元的电容效应逐渐失效，并且漏电电流也会增加，整个产品的可靠性和耐用性逐渐退化。那么，V-NAND必须解决这方面的问题，但是同时也必须保证扩展是有效的、经济性充分的。那么，V-NAND是如何做到的呢？

　　首先需要明确的一个概念是：半导体的成本和芯片尺寸成正比。如果采用更新的制程，可以在同样的面积下获得更多的晶体管，从而降低每个晶体管的成本。另外，用户也可以在芯片中使用更多的晶体管。对闪存来说，这意味着你建立了一个高容量的芯片，单位面积上存储的数据更多，最终降低了成本。问题在于，如果在制造中不能采用新的技术来保证芯片面积足够小，那么成本依1日无法控制。在2D闪存上，收缩发生在平面的X轴和Y轴。

　　在3D的V-NA KID上，人们添加了Z轴。这样一来，垂直的存储细胞开始向高处扩展，不再依赖于X轴和Y轴。因此，三星的V-NAND在X轴和Y轴上回到了更容易制造、难度更低的40nm时代，从而增加了存储单元的体积并顺便扩大了存储单元之间的距离，这样就解决了2D闪存存在的重大问题。通过更高的层数进行容量补偿，更“落后”的工艺进行芯片补偿，V-IYIAN D可以成功的突破2D闪存所遇到的问题，实现进一步的发展。

　　一些有关V-NAND每个单元的尺寸的对比，对照的对象是英特尔镁光的16nm颗粒。显然，V-NAND的每个单元体积要比16nm工艺下的产品大很多，这就使得每个存储单元的耐久性和安全性都变的更为出色，一般估计，V-NAND的耐久性是16nm闪存的十倍之多。此外，扩展垂直的维度并不会带来明显的成本增加。因为半导体的成本主要由芯片的面积所决定。一个可喜的消息是，V-NAND受益于全新的CTF材料，结构更为简单，单层V-NAND的高度只有传统的2D闪存的20%，更矮，加上堆叠，可以大幅度提升存储密度。

　　在这种情况下，三星积极地预计了未来V-NAND的发展情况。三星估计他们会在2017年推出单片颗粒1Tbit的产品。这意味着三星需要每一年将芯片的容量翻一倍。比如现在是128Gbit，明年是256G bit，2017年最终达到1Tbit。三星目前还宣称它将始终考虑使用现有的工艺，也就是说未来的容量增加将只能依靠层数堆叠。目前的32层在几年后可能会变成256层甚至更多。

　　3D闪存：闪存发展的正确道路

　　总的来看，3D闪存是闪存发展中最正确的道路，它避开了传统晶体管发展的惯性思维，转而采用了全新的堆叠技术，最终实现了技术、性能、耐久和容量上的大跃进。目前唯一阻碍3D闪存快速普及的就是价格了。从成本来看，3D闪存并不会比2D闪存有太多直接物料成本的增加，不过考虑到三星在3D闪存研发上的巨大投入，早期3D闪存产品售价略高也是可以理解的，毕竟这款产品展示出的特性几乎是压倒性的，考虑其耐久性的话优势还会进一步增加。当然，三星在这里开了个好头，充分证明了这条道路是可行的，其它厂商们也在抓紧研究，那么剩下的事情，只有静静等待了。